MIT开发新技术:让芯片自己组装自己轻松实现7纳米

  2017/04/07 16:56:00 访问次数: 67
 

 

归功于更高的生产工艺和更小的芯片尺寸,当代计算机设备已经变得非常小巧,然而生产工艺的改进不再大跨步式发展,当代的生产工艺已经非常接近于物理极限了。在未来的芯片生产中,自组装技术就有了用武之地。
由麻省理工大学(下文简称 MIT)和芝加哥大学组成的科研团队正在研发一项独特的自组装技术,从而在小尺寸芯片上填充更多的特征(features)。
自组装技术是持续 50 多年摩尔定律的延伸,在继续帮助缩小尺寸的同时降低计算机设备的成本。
在现有的芯片生产中,会使用多种现有成熟的工业方案在硅上蚀刻精密特征,而现在科研团队在芯片上绕了几圈自组装线缆,并配合使用「共聚物」(Block Copolymers)这种新型材料,对预定义的设计和结构进行扩展和自组装。
MIT 化学工程系教授 Karen Gleason 表示,部署此类自组装技术只需要在现有芯片生产技术上再增加一步。目前芯片生产过程中包含的一道工序是,利用长波长的光速在覆盖掩模的衬底上烧制电路图案。
目前芯片生产工艺已经进化至 10 纳米,在使用相同波长的情况下很难再填塞更小的晶体管。极紫外光刻(EUV)有望能够减少波长,帮助在多个芯片上蚀刻更精密的特征。EUV 技术有望在 7 纳米生产工艺中被广泛应用。即使投资了数十亿美元部署了 EUV,到真的生产出成品依然存在诸多挑战。
MIT 同时声称这项自组装技术可以非常轻松的融入到现有的生产技术中,不会产生任何附加难题。使用标准化光刻技术,共聚物材料能够存放在预先设定的表面图案上来创建线缆。共聚物拥有两种不同的聚合物,且像锁链一样连接在一起。
在此基础上使用名为化学气相沉积(Chemical Vapor Deposition)的生产工序,在共聚物上放置一层保护聚合物层。这样能够让共聚物自组装成多个垂直层。这有点类似于现在构建的 3D 晶体管。这项技术同时还能用于创建负责的自组装图形和层。
 (转自:半导体应用)

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